Intel打造Foveros 3D封装：不同工艺、芯片共存
越来越艰难的工艺制程，越来越复杂的芯片设计，未来何去何从？作为行业龙头，intel在设计全新cpu、gpu架构和产品的同时，也提出了一种新的、更灵活的思路。
架构日活动上，intel展示了一种名为“foveros”的全新3d芯片封装技术，首次为cpu处理器引入3d堆叠设计，可以实现芯片上堆叠芯片，而且能整合不同工艺、结构、用途的芯片，相关产品将从2019年下半年开始陆续推出。
intel表示，该技术提供了极大的灵活性，设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、i/o配置，并使得产品能够分解成更小的“芯片组合”。
intel首先回顾了一下近些年新工艺推进的艰难，尤其是针对高性能的计算芯片，14nm工艺已经沿用了长达四年，这在以往是不可想象的。
不过，intel的每代工艺并不是只有一种，而是会针对不同用途的芯片进行不同优化，比如i/o芯片组，其实就在一直进化。
针对下一代工艺规划，intel划分出了三个层次，首先是针对计算的1274 10nm工艺，后续会优化为1274.7、1274.12(10nm+、10nm++)，而针对i/o的则是1273，针对新的foveros则设计了p1222，短期内不需要进一步优化。
再往后，计算芯片会进入1276 7nm工艺世代，io、foveros也会同时演进，至于再往后的1278计算芯片工艺，目前还在探索中，不出意外应该对应5nm。
intel表示，不同用途芯片或者功能模块对晶体管密度的需求是截然不同的，性能、功耗、成本也相差很大，因此所有芯片模块都使用同一种工艺不会达到最佳效果，尤其是新工艺越来越难，都硬上新工艺不值得，也越来越不容易做到。
intel此前推出emib(嵌入式多芯片互连桥接)2d封装技术，正是出于这样的目的，典型产物就是整合封装了amd vega gpu图形核心的kaby lake-g处理器。
foveros则升级为3d封装，将多芯片封装从单独一个平面，变为立体式组合，从而大大提高集成密度，可以更灵活地组合不同芯片或者功能模块。
这就是3d foveros 3d封装的结构示意图：最下边是封装基底，之上安放一个底层芯片(bottom chip)，起到主动中介层(active interposer)的作用——amd fiji/vega核心整合封装hbm显存就有类似的存在。
中介层之上就可以放置各种不同的新品或模块，比如cpu、gpu、内存、基带……
而在中介层里有大量的tsv 3d硅穿孔，负责联通上下的焊料凸起(solder bump)，让上层芯片和模块与系统其他部分通信。
目前，intel已经有了foveros芯片样品，并称已经做好了规模量产的准备，明年就会推出第一款产品，就是上边这个小家伙，intel称之为“混合x86处理器”(hybrid x86 cpu)。
这颗小芯片的长宽尺寸只有12×12毫米，高度仅仅1毫米，还没一枚硬币大，但内部3d堆叠封装了多个模块。
基底之上是p1222 22ffl(22nm工一种)工艺的io芯片，低成本、低漏电。
之上是p1274 10nm工艺计算芯片，也就是传统cpu，内部整合了一个sunny core高性能核心、四个atom低功耗核心(或许是tremont新架构)。
再往上甚至还有pop整合封装的内存芯片。
intel宣称，它的待机功耗只有区区2mw，也就是0.002w，最高功耗也不超过7w，很显然是针对移动平台的，而且不需要风扇，但具体目标设备并没有说。
再来看看这颗处理器的内部组成：右上角就是单个sunny cove cpu核心，有专属的0.5mb mlc中级缓存，左上角是lpddr4x控制器，位宽是四通道的4×16-bit，以及四个小的cpu核心，共享1.5mb二级缓存。
中间是4mb末级缓存，而下方则分布着低功耗版本的11代核显(64个eu单元)、11.5代显示控制器、displayport 1.4控制器，以及其他各种模块。
不过，现场的展示样机平台上还用着小风扇，另外可以看到pci-e m.2接口、ufs闪存、几个sim连接器——难道intel又想重新杀入手机处理器？
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