三星的6nm、5nm、4nm工艺都是7nm改良：3nm弃用FinFET

7nm工艺的产品已经遍地开花，intel的10nm处理器也终于在市场登陆，不过，对于晶圆巨头们来说，制程之战却越发胶着。

在日前一场技术交流活动中，三星重新修订了未来节点工艺的细节。

三星称，euv后，他们将在3nm节点首发gaa mcfet（多桥通道fet）工艺。由于finfet的限制，预计在5nm节点之后会被取代。

实际上，5nm在三星手中，也仅仅是7nm lpp的改良，可视为导入第二代euv的一代。7nm lpp向后有三个迭代版本，分别是6nm lpp、5nm lpe和4nm lpe。

相较于年初的路线图，三星6lpp只是简单地引入sdb，从而提供了1.18倍的密度改进。另一个改变是删除4lpp节点，在路线图上只留下4lpe。最后，三星将3 gaae和3 gaap更名为3 gae和3 gap。

关于工艺核心指标，5nm lpe虽然沿用7nm lpp的晶体管和sram，但性能增强了11%，uhd下的密度会接近130 mtr/mm²，终于第一次超过了intel 10nm和台积电7nm。

在4nm lpe上（2021年推出），三星可以做到137 mtr/mm²的密度，接近台积电5nm。