FPGA一种边沿检测的方法

//代码引用正点原子
assign  start_flag = uart_rxd_d1 & (~uart_rxd_d0);   
always @(posedge sys_clk or negedge sys_rst_n) begin 
    if (!sys_rst_n) begin 
        uart_rxd_d0 <= 1'b0;
        uart_rxd_d1 <= 1'b0;          
    end
    else begin
        uart_rxd_d0  <= uart_rxd;                   
        uart_rxd_d1  <= uart_rxd_d0;
    end   
end

检测 uart_rxd下降沿的一种方法，但是条件是 uart_rxd的低电平要持续到下一个CLK的上升沿才行。之后start_flag会在 uart_rxd下降沿到来后的下一个上升沿（也就是离 uart_rxd最近的时钟上升沿）变成高电平，并且持续一个时钟周期（本来start_flag是低电平），之后变成低电平。

这种方法特别适合在串口通讯中使用，因为一般而言，串口通信速率远远小于FPGA的系统时钟速度（50MHz）。