计算机系统原理实验：模型机（三）IR部分

2）IR部分

library ieee;
use ieee.std_logic_1164.all;
entity ir is
port(
	ldir:in std_logic;
	clr:in std_logic;
	in3:in std_logic;
	in2:in std_logic;
	in1:in std_logic;
	ir7:out std_logic;
	ir6:out std_logic;
	ir5:out std_logic
	);
end ir;
architecture rtl of ir is
signal r:std_logic_vector(2 downto 0);
begin 
cin:process(ldir,clr)
begin
	if ldir='1' then 
		r(2)<=in3;
		r(1)<=in2;
		r(0)<=in1;
	end if;
	if clr='0' then
		r(2)<='0';
		r(1)<='0';
		r(0)<='0';
	end if;
end process;
ir7<=r(2);
ir6<=r(1);
ir5<=r(0);
end rtl;

接口设计：
ldir：输入控制信号
clr：清零控制信号
in3~in1：传入的处理数据
ir7~ir5：输出信号
功能实现：
在ldir控制信号的控制下，将输入的信号输入存储器，然后将存储器中的值进行输出。其中ldir控制信号是在ir寄存器之外输入的，这里我给的是t3&ldir控制信号，这样就可以实现在t3节拍中当ldir控制信号为1的时候进行数据输入。