记录提前批秋招面试经历

目前投了好几家，但是正是开始面试的有3家。
1.中电14所。项目对口专业对口，简历关刷人很多，教研室只有两个过了简历，要求本硕985，还要求专业对口，本硕成绩都比较高。
技术面：很水，主要问问看你来南京的意愿，他们主管说看你远道而来，第一面肯定不会挂你，但是接下来是带你去下面部长面试。先做自我介绍，问了问为啥本科体育成绩那么差？有没有女朋友，属于什么性格的人。
部长面：问题差不多，问了有没有在写文章，多问了了不了解波束成形，你的雷达测向是怎么测得。
HR：填个问卷，父母单位职位，期待薪水，找工作看重的几个要素，问怎么看待华为，研究所也加班为啥选择来这里。
一天面完，如果通过了，第二天就发了性格评测。
回到学校赶紧做完，感觉就是按照自己性格做的，少说话多做事，结果过来大概一个月又收到评测短信，问那边说性格测试挂了，所以重新发一次让重做一次。然后这次就很认真，找了个同学参谋一起做，结果还是挂了。。。。。。可能天生不适合体质内吧。

讲道理，如果不是性格测试，我真的还是挺想去14所的，加班没有外面公司重，给的待遇确实挺好，22W-25W+12*8K公积金+事业编+600房补+400油补。没有中年危机，除了他们不做芯片，进去应该是去做FPGA/嵌入式开发。

2.中兴提前批
据说今年中兴提前批比去年要求高了不少啊，我有同学报了FPGA的班面试被怼的挺惨。我们组中兴是被内推过去的，所以基本上都是第一波面试。
一面：主要就是问项目，问项目中开发工具，遇到哪些问题，你项目中ARM部分的C代码是谁写的，然后看简历我还做过后端，问了大概40-50分钟？然后说感觉我基础知识蛮扎实的。然后挂了，然后过了几分钟，又打电话过来问你的意向城市是哪里？我说优先二线城市吧，成都南京。貌似一面通过了后，会收到测评短信，目前做完评测（内容就是一些类似公务员行测题这种）。

3.乐鑫提前批
乐鑫感觉是我面试觉得面得难度最大的公司。
一面：牛客网视频1对1，对面是苏州的开发人员，问了项目，比较注重细节，问我怎么处理从BRAM的数据搬到DDR3里的时序，有没有考虑过AXI的高级功能，我项目比较多，应该是为了把控时间吧，就聊了两个项目，问我FFT模块里的专利创新点。我是怎么设置FFT模块为50Mhz,是怎么考虑数据量带宽的。我说，单测自己写的FFT模块的后端在tsmc180nm只能跑到50M，所以我们都是根据后端跑的频率做的DEMO，事实上DDR3的时钟有500Mhz,足够满足写入数据量的带宽。
二面：HR面，感觉乐鑫HR蛮傲气的。上来问说我成绩比较好，问我属于天赋类还是努力类。我说我是总结类，会写一些博客总结项目，然后就问有没有github项目，为什么没有把博客链接写简历上。
我简历有参加比赛，然后问为什么没有拿国奖，我说团队磨合问题吧。然后就进圈套了，你觉得是你自己的问题，还是队友问题。如果重新打那次比赛，你会怎么做。你怎么看待大公司的必要的恶？最近在看什么书，有看什么技术类的书？有没有看宣讲会，对乐鑫有什么了解和看法。未来的职业发展。然后问了我们教研室有几个过了笔试，好像就两个。
“那你们教研室通过率比较低啊”。
然后问了问期望薪水，我说VIVO东莞给了我们教研室这边offer 24W-30W，我觉得在这之间吧。然后他问你们组拿了几个VIVO的offer，我说有6,7个。
“那您忙教研室拿的OFFER挺多的嘛”。
然后我问你们今年招几个啥的，都没有靠谱的回答。
三面：感觉要跪。面试官是技术主管，肉眼可见的劳累，头发都白了。感觉他们需要对verilog非常精通的人，按他的话说需要在写代码前，电路就已经在脑子里了。

首先是自我介绍，我讲到第三个项目就被打断，然后问这个项目有传承吗，是全自己做的还是在前人基础上，我确实是自己做的，之前的师兄的毕设代码都是我弄的呢。。。。问我写过那些接口，AHB，APB，AXI，SPI，IIC。然后问我，为什么AXI比AHB块，我说数据通路读写AXI是分开的，读写效率更高，而且AXI burst传输只要配置好传输字节数，然后送起始地址，设置递增传输，剩下只要传数据进去就行了，而AHB必须读写占用同一数据通路。他说他问的是为什么更快？？？？我不理解，读写效率更高不就数据吞吐量更高吗？至于时钟频率，那个得看工艺和具体电路实现吧。
有没有用过什么脚本语言，python，tcl。
项目还问了具体算法的实现，算法功能啥的。他也只问了3个项目，MCU的项目就没有问，可能觉得时间太长了。还问了我Verilog有几年的经验。
脚本语言使用程度，我本科毕业设计是用Python写的，问写了啥。用没用过正则变换，木有。用python写的算法。
linux使用程度，后端工具都是在linux环境下使用的，还比较熟。问用什么编辑器，正常大佬们肯定都用vim啊，但我日常vim用得少，我怕他问些比较高级的用法就说用gedit。
然后他问，同步时钟的脉冲信号怎么检测上升沿和下降沿，画时序图给他看。视频面试交流起来太麻烦了。画好后，问如何用检测信号来还原原始的脉冲。
我提出的方案是用检测信号当D触发器的时钟，然后再做一些组合逻辑就行。他说，这个方案在同步时钟电路中是不允许这样做的，在高频下会出问题。然后问我还有没有方案，我说我想不出来了，感觉正常用时钟会延一个周期。然后他问我觉得这个理论上用电路可以实现吗？我说除非有预测电路，感觉不太可能实现吧？然后他也没有回答。
然后还问我愿不愿意做验证，我觉得可以，问为什么，对验证有哪些看法。还有愿不愿意做流程，就是综合，DFT这块。我说DFT我没学过。
接下来我提问，问他觉得我有哪些需要改进的地方，他说感觉我经历比较丰富，前后端测试都跑过，嵌入式也搞过，通信的算法也做过，也有完整流片经历。但是问题在于需要做些总结，设计岗需要对verilog非常精通的，我这方面并不突出。（然而我这种啥都做过一些的反而在面14所和中兴的时候那边却还是觉得比较好，说基础比较扎实）。
然后问他有些二面就有offercall是为啥？他说应该是资源池，待定的这种，正式offer都需要三面的，一般是等别人放弃offer就会联系offercall。
然后问了问他们对新人培养啥的，一年内会有导师带，有什么问题就可以直接问他，没有系统培训，上项目练手最快。
目前状态：等待HR电话，是死是活应该一周内会有结果吧。

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