AMD申请小芯片专利：RDNA3要多芯封装、暴力堆核
随着半导体工艺、芯片规模的限制越来越大，传统的单个大芯片策略已经行不通，chiplet小芯片成为新的方向，amd无疑是其中的佼佼者，锐龙、线程撕裂者、霄龙三大产品线都在践行这一原则，并且取得了不俗的效果。
现在，amd要把这一策略延续到gpu显卡上了。
2020年的最后一天，amd向美国专利商标局提交了一项新专利，勾勒了未来的gpu小芯片设计。
chiplet小芯片，amd已经玩儿得很溜
amd首先指出，传统的多gpu设计存在诸多问题(包括amd自己的crossfire)，比如gpu编程模型不适合多路gpu，很难在多个gpu之间并行分配负载，多重gpu之间缓存内容同步极为复杂，等等。
amd的思路是利用“高带宽被动交联”(high bandwidth passive crosslink)来解决这些障碍，将第一个gpu小芯片与cpu处理器直接耦合在一起(communicably coupled)，而其他gpu小芯片都通过被动交联与第一个gpu小芯片耦合，而所有的gpu小芯片都放置在同一个中介层(interposer)之上。
这样一来，整个gpu阵列就被视为单独一个soc，然后划分成不同功能的子芯片。
传统的gpu设计中，每个gpu都有自己的末级缓存，但为了避免同步难题，amd也重新设计了缓存体系，每个gpu依然有自己的末级缓存，但是这些缓存和物理资源耦合在一起，因此所有缓存在所有gpu之间依然是统一的、一致性的。
听起来很难懂对吧？确实如此，毕竟一般在专利文件中，厂商往往都会故意隐藏具体设计细节，甚至可能存在一些故意使之难以理解、甚至误导的描述。
amd没有透露是否正在实际进行gpu小芯片设计，但早先就有传闻称，下一代的rna3架构就会引入多芯片，这份专利正提供了进一步佐证。
可以预料，rdna3架构如果真的上小芯片设计，核心规模必然会急剧膨胀，一两万个流处理器都是小意思。
amd也不是唯一有此想法的人。intel xe hp、xe hpc高性能架构就将采取基于tile区块的设计，今年晚些时候问世，直奔高性能计算、数据中心而去。
nvidia据说会在hopper(霍珀)架构上采用mcm多芯封装设计，而在那之前还有一代“ada lovelace”(阿达·洛夫莱斯)，有望上5nm工艺，并堆到多达。
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