16bit 串口发送程序设计

一、前言

在之前的一篇文章—FPGA UART串口通信实现 中，已经介绍过了串口通信的基础知识。你可能会发现，串口发送的一帧中数据位只能为5、6、7、8 位，也就是一次最多发送8bit的数据。

最近在做一个项目，需要将图像数据保存到本地。想法是先将到来的图像数据写入RAM中，然后再读出来并用串口发送出去，串口调试助手一般都可以保存接收的数据到本地，这样就可以将图像数据保存到本地了。但是我的图像数据是16位的，我需要保存全部bit，不能截断后直接使用8bit串口发送的程序，所以就干脆利用状态机设计一个16bit的串口发送模块吧。

下面介绍一下该模块大概的设计思路，以下展示的并不是完整的verilog代码，因为代码中还涉及到图像数据读写以及一些其他的逻辑，这里就不展示了。

二、程序设计

因为串口发送时一次最多发送8bit，所以我们可以将16bit的数据分两次依次发送出去，先发送高8位，再发送低8位。此时可以选择使用状态机来实现该逻辑。

1、先定义好状态机所需的相关变量

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//--   要想发送16位数据，需要定义一个状态机，先发送低8位，再发送高8位
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reg  [2:0]              state_c             ;
reg  [2:0]              state_n             ;

localparam idle           	  = 3'b000     ;
localparam send_high_pre      = 3'b001     ;
localparam send_high          = 3'b010     ;
localparam send_low_pre       = 3'b011     ;
localparam send_low           = 3'b100     ;

2、状态机第一段

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//--   状态机第1段
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always @(posedge clk_out or negedge sys_rstn)begin
    if(!sys_rstn)
        state_c <= idle;
    else
        state_c <= state_n;
end

3、状态机第二段

这里做了uart_tx_busy信号的下降沿检测，因为它的下降沿标志着一次8bit数据发送完成。此时就可以由send_high进入send_low_pre状态，或者由send_low进入send_high_pre状态。也即由发送低位的状态进入到发送高位的状态，或者反过来。

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//--   状态机第2段
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(*mark_debug = "true"*)wire    uart_tx_busy;  //UART发送忙状态标志
(*mark_debug = "true"*)reg 	   uart_tx_busy_reg;

[email protected](posedge clk_out or negedge sys_rstn) begin
	if(!sys_rstn)
		uart_tx_busy_reg <= 1'b0;
	else
		uart_tx_busy_reg <= uart_tx_busy;
end

assign uart_tx_busy_neg = !uart_tx_busy && uart_tx_busy_reg;//下降沿检测，标志一次8bit的传输完成

always @(*)begin
    case(state_c)
		idle: begin
			if(send_cnt == data_num)begin
				state_n = idle;
			end
			else begin
				if(write_done)begin
					state_n = send_high_pre;
				end
				else begin
					state_n = state_c;
				end
			end
        end
        send_high_pre: begin
            state_n = send_high;
        end
        send_high: begin
            if(uart_tx_busy_neg)//下降沿，标志着一次8bit传输结束
                state_n = send_low_pre;
            else
                state_n = state_c;
		end
		send_low_pre: begin
            state_n = send_low;
		end
		send_low: begin
			if(uart_tx_busy_neg)//下降沿，标志着一次8bit传输结束
				if(send_cnt == data_num)
					state_n = idle;
				else 
					state_n = send_high_pre;
			else
                state_n = state_c;
			
        end
    endcase
end

4、状态机第三段

每一个循环中，前三个状态都将rd_en拉高，最后一个状态拉低。这样每进入一个新的循环，也就是每开始发送一个新的16bit数据，第一个状态时rd_en都是从低到高，也就是可以检测到上升沿，表示开始读取一个新的数据。

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//--   状态机第3段
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(*mark_debug = "true"*)reg uart_en;
(*mark_debug = "true"*)reg [7:0] uart_in;
(*mark_debug = "true"*)reg rd_en;

(*mark_debug = "true"*)wire [15:0]uart_data;

always @(posedge clk_out or negedge sys_rstn)begin
    if(!sys_rstn)begin
		uart_en <= 0;
		uart_in <= 0;
		rd_en <= 0;
		
	end
	else if(state_c == send_high_pre)begin
		uart_en <= 0;
		uart_in <= 0;
		rd_en <= 1;
	end
    else if(state_c == send_high)begin
		uart_en <= 1;
		rd_en <= 1;
		uart_in <= uart_data[15:8];//发送高8位
	end
	else if(state_c == send_low_pre)begin
		uart_en <= 0;
		rd_en <= 1;
		uart_in <= 0;
	end
	else if(state_c == send_low)begin
		uart_en <= 1;
		rd_en <= 0;
		uart_in <= uart_data[7:0];//发送低8位
		
	end
    else begin
		uart_en <= 0;
		uart_in <= 0;
		rd_en <= rd_en;
	end
        
end

5、例化8bit串口发送程序

uart_en_or是为了展宽uart_en信号，因为图像数据的时钟是60M，串口发送的时钟如果比60M低的话，就需要考虑不同时钟域里的数据同步。8bit串口发送程序在本文开头提到的另一篇文章里有。FMC_accept模块里，会对rd_en信号进行上升沿检测，作为从ram中读取16bit数据的真正的使能信号，而刚好此时状态机处于一个循环中的第一个状态。

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//--   例化模块
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//parameter define
parameter  CLK_FREQ = 25000000;         //定义系统时钟频率
parameter  UART_BPS = 115200;           //定义串口波特率
    
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//--   异步电路设计 
//--   uart_en是由60M的clk_out生成的，在uart_send模块中是由clk_uart采样的
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 reg uart_en_dly1 ;
 reg uart_en_dly2 ;
 reg uart_en_or ;
 
always @(posedge clk_out or negedge sys_rstn) begin
    if (sys_rstn ==1'b0) 
        uart_en_dly1 <= 1'b0;
    else 
        uart_en_dly1 <=uart_en;
 end
 
 always @(posedge clk_out or negedge sys_rstn) begin
    if (sys_rstn ==1'b0) 
        uart_en_dly2 <= 1'b0;
    else 
        uart_en_dly2 <= uart_en_dly1 ;
 end
 
 always @(posedge clk_out or negedge sys_rstn) begin
    if (sys_rstn ==1'b0) 
        uart_en_or <= 1'b0;
    else 
        uart_en_or <= uart_en & uart_en_dly1 & uart_en_dly2;
 end

//串口发送模块    
uart_send #(                          
    .CLK_FREQ       (CLK_FREQ),         //设置系统时钟频率
    .UART_BPS       (UART_BPS))         //设置串口发送波特率
u_uart_send(                 
    .sys_clk        (clk_uart),
    .sys_rst_n      (sys_rstn),//sys_rstn & locked
     
    .uart_en        (uart_en_or),//发送使能信号，每发送完8bit之后拉低一会，然后再拉高，通过检测上升沿触发下次发送
    .uart_din       (uart_in),//发送的数据，每次发送8位


    .uart_tx_busy   (uart_tx_busy),//通过检测该信号的下降沿，判断发送一次8位数据结束
    .uart_txd       (uart_txd)//uart串行发送信号
    );
    
//提供串口发送数据uart_data
FMC_accept u_FMC_accept(
	.rst_n			(sys_rstn),
	.clk			(clk_out),
	.vsync			(vsync_right),
	.hsync			(hsync_right),
	.dout			(ot_data),
	.uart_clk		(clk_uart),//clk_uart频率 = CLK_FREQ
	.rd_en			(rd_en),//读使能信号，等待uart每发送完16bit数据有效一次
	.write_done		(write_done),
	.uart_data		(uart_data)//每次读取的16bit图像数据
);

三、总结

因为这不是完整的代码，所以只需要关注状态机是如何实现的即可。重点在于如果利用四个状态读取16bit数据，然后依次将高8位和低8位发送出去。