锐龙3000封装揭秘：4核到16核不换接口 真难！

amd近日在美国洛杉矶举办年度技术大会，正式发布了包括16核心锐龙9 3950x在内的第三代锐龙3000系列处理器、rx 5700系列显卡，并首次深度揭秘了zen 2 cpu架构、rdna gpu架构。

锐龙三代不但性能提升巨大，而且依然延续am4封装接口，与现有的一二代锐龙、300/400系列主板完全兼容，而且按照amd的说法，am4接口将延续到至少2020年。

但是，你知道多年多平台坚持一个接口不变有多么的困难吗？

amd am4接口始于2016年的第七代apu，当时还是28nm制造工艺，挖掘机cpu架构，最多4核心4线程，之后的三代锐龙cpu、apu处理器都延续这一平台不变，规格也一路来到了7nm工艺、zen 2架构、16核心32线程，三年之间经历了四种工艺、四种架构、四倍核心数量增加。

同时，内存频率从ddr4-2400提高到ddr4-3200，并从12条pcie 3.0来到24条pcie 4.0。

三代锐龙最大的变化，就是采用了chiplet多芯片封装，这是当前形势下非常理智的选择。

近些年来，摩尔定律已经逐渐迟缓，半导体工艺和芯片封装技术的挑战越来越大，传统的单芯片设计正面临无法克服的成本难题，如果继续坚持单一芯片整合所有的模拟、逻辑、存储电路，会越来越得不偿失。

chiplet多芯片封装之下，不同的ip模块可以选择最适合、最经济的工艺，比如锐龙三代的cpu部分是7nm，重点提高性能，io输入输出部分则是12nm，节约成本也保证所有核心、缓存之间的延迟保持一致。

多芯片的最大难题就是互连效率，amd为此早就设计了infinity fabric总线，现已升级到第二代，在性能、功耗、扩展性各方面都有大幅升级，是确保锐龙、霄龙模块化设计的根基。

这是锐龙三代的内部结构简图，包括一个或两个cpu die(ccd)，每个最多8核心16线程、32mb三级缓存，还有一个i/o die(ciod)，infinity fabric总线控制器、内存控制器、安全模块、pcie/usb控制器、时钟发生器和其他各种io都在这里。

每一个cpu die都通过新设计的gmi2高速总线(当年ht总线的全新升级版)与i/o die互联，而且两个cpu die之间没有互通，这样虽然看起来有点绕路，但能确保所有核心、缓存延迟的一致性。

而不管内部芯片布局和结构怎么变，对外都得继续兼容am4，这就对封装提出了极高的挑战。

根据amd给出的数据，12nm工艺下焊锡突点间距(bump pitch)为150微米，7nm下则缩小到130微米，对于锐龙这样的高性能处理器来说是非常有挑战性的，无论基板还是焊接都需要革新，而这个世界上能做好micropga封装的厂商，只有两家。

三代锐龙使用了新的封装设计，12nm i/o die部分继续使用焊锡突点，7nm cpu die部分则升级为铜柱(copper pillar)，更紧凑，导电性更好，而且封装后芯片高度可保持一致。

pcie 4.0的加入也相当棘手，其对phy物理层、信号、材料等的要求都高了一个档次，amd为此在封装层采用了低损耗材料，保持信号完整性，并进行了广泛的测试，最终冒险取得了成功。

这是锐龙三代处理器内部基板上的走线图，可以明显地看出两个cpu die都至于i/o die连接，同时后者作为输入输出中枢，再与外接各种连通，而整体依然是am4兼容的。

amd表示，三代锐龙设计了新的12层基板来满足更多、更复杂的走线，而且通用性很好，可以轻松更换ip模块或者针脚，而且无论一个cpu die还是两个都是通用的。

由于传统的贴片机和测试仪器都没有针对多芯片封装进行设计，amd也不得不重新配置了组装生产线，满足三代锐龙的生产需求。

这下知道多芯片封装和同接口兼容，是多么的难了吧。