VHDL入门基础——语法规则（3）

VHDL基础语法（3）——运算符篇

算术运算符
对象：signal or variable
+：integer+integer
但如果事先调用ieee库中std_logic_1164、std_logic_unsigned则可以是std_logic_vector+std_logic_vector、std_logic_vector+integer、integer+integer、integer+std_logic_vector
- : 同+
$*$ :只能是std_logic_vector * std_logic_vector 或 integer*integer
/:除
ABS:绝对值
MOD:求模
REM:求余

并置运算符
&:将矢量与矢量并置或矢量与元素并置
例：
signal a:std_logic_vector(3 downto 0);
signal b:std_logic_vector(1 downto 0);
signal c:std_logic_vector(5 downto 0);
signal d:std_logic_vector(4 downto 0);
…
c<=a & b;
d<=a(1 downto 0) & b(1 downto 0) & 1；
…

关系运算符
1.= /=:对象可以是任何数据类型，结果是Boolean（true false）
2. < <= > >=：对像只能是整数类型，枚举类型，整数类型枚举类型构成的数组。结果是Boolean（true false）

逻辑运算符
AND NOT OR NAND NOR XOR NXOR
对象：boolean, bit, bit_vector, std_logic, std_logic_vector

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