欢迎您访问程序员文章站本站旨在为大家提供分享程序员计算机编程知识!
您现在的位置是: 首页

用verilog实现一个 一位全加器

程序员文章站 2022-07-15 09:40:02
...

用verilog实现一个 一位全加器

这个是 基础中的基础中的基础中的基础

我们先来看看答案:

module add_1bit(
	input a,b,in,
    output c,out
);
    assign {out, c} = a + b + in;
endmodule

从抽象层次来说,这并不是用数电的设计方法来实现的,但是这不影响我们通过这个来讲讲Verilog和设计。

  • 首先,全加器的作用就是在模拟一个 1+1=2 的过程。a,b是两个加数,in是后一个位的进位位。c的是结果,out是输出进位位。

  • 然后 我们可以按上一个过程来写一个 真值表,来推测他们的输入输出情况
    用verilog实现一个 一位全加器

  • 虽然上图看起来是很长,但是他在模拟的确实就是一个 1+1=2的过程是吧。

  • 最后就是Verilog的代码了,这个懂一点英文的我估计都能看懂是吧,那更深入的介绍就等下回介绍吧。最后我们来看一下quartus的综合结果!
    用verilog实现一个 一位全加器

结语

最后 祝大家FPGA旅途愉快。

对了 我个人博客已经搭建好了,欢迎大家来“踩一踩”:

hhhhorrible.github.io

如果你觉得有丶收获的话

相关标签: 新手入门 fpga